A Silicon Motion apresentou o SM2524XT, um controlador PCIe 5.0 sem DRAM voltado a SSDs para PCs com IA. O chip promete leitura sequencial de at\u00e9 14 GB\/s e 2,5 milh\u00f5es de IOPS aleat\u00f3rios, com custo reduzido em rela\u00e7\u00e3o aos modelos de alto desempenho.<\/p>\n
O an\u00fancio ocorre \u00e0s v\u00e9speras da Computex 2026, em Taipei, quando a empresa pretende destacar o potencial de cargas de trabalho de IA local para o armazenamento de desktops. O objetivo \u00e9 oferecer velocidade elevada sem elevar demais o custo de fabrica\u00e7\u00e3o.<\/p>\n
O SM2524XT re\u00fane quatro canais NAND a 4.800 MT\/s em uma interface PCIe 5.0 x4. Com esse arranjo, a fabricante afirma superar barreiras hist\u00f3ricas, mantendo o formato DRAMless. A arquitetura resulta em efici\u00eancia de at\u00e9 25% de desempenho por watt frente \u00e0 gera\u00e7\u00e3o anterior.<\/p>\n
O foco do projeto \u00e9 o KV cache, conjunto de dados usados pela IA para evitar recalcular tokens. A Silicon Motion utiliza a t\u00e9cnica Separated Command Address (SCA) para processar comandos e endere\u00e7os em paralelo, reduzindo lat\u00eancia.<\/p>\n
Especifica\u00e7\u00f5es apontam Processador com quatro n\u00facleos ARM Cortex-R8, 4 canais NAND a 4.800 MT\/s, sem mem\u00f3ria cache dedicada (DRAMless, com uso de HMB). Leitura at\u00e9 14 GB\/s, escrita at\u00e9 12 GB\/s e 2,5 milh\u00f5es de IOPS. Processo de fabrica\u00e7\u00e3o \u00e9 TSMC 6 nm.<\/p>\n
A empresa ressalva que o desempenho final depende da NAND escolha pelos parceiros e do firmware. A compatibilidade com normas ONFI 5.2 ou NVM 2.0 tende a ser confirmada na Computex. A efici\u00eancia energ\u00e9tica busca manter consumo abaixo de 5 W por drive.<\/p>\n
A Silicon Motion planeja exibir prot\u00f3tipos de SSDs com o SM2524XT na Computex 2026, entre 2 e 5 de junho. O cronograma comercial para os drives ainda n\u00e3o foi definido, mas a expectativa \u00e9 de lan\u00e7amento possivelmente apenas em 2027, conforme a parceria com fabricantes.<\/p>\n
A evolu\u00e7\u00e3o do mercado de SSDs PCIe 5.0 pode depender da disponibilidade de NAND de alta qualidade e da implementa\u00e7\u00e3o de FTL pelos fornecedores. O fabricante enfatiza que o sucesso do cat\u00e1logo DRAMless depende da coordena\u00e7\u00e3o entre NAND, mem\u00f3ria de apoio e firmware.<\/p>\n","protected":false},"excerpt":{"rendered":"